تسلط به Verilog HDL: از سینتکس تا سیستمهای پیچیده
✅ سرفصل و جزئیات آموزش
آنچه یاد خواهید گرفت:
- تسلط به اصول Verilog - درک انواع داده، عملگرها و سینتکس کامل برای طراحی رفتاری و ساختاری
- طراحی منطق ترکیبی و ترتیبی - پیادهسازی همهچیز از گیتهای اولیه تا واحدهای حسابی پیچیده و ماشینهای حالت
- ایجاد Testbenches حرفهای - ساخت محیطهای جامع اعتبارسنجی با استفاده از تسک ها، ورودی/خروجی فایل و بررسی مبتنی بر assertion
- پرهیز از خطاهای رایج - یادگیری روش جلوگیری از race در شبیهسازی، latchهای ناخواسته و ناهماهنگیهای سنتز
- پیادهسازی FSMهای استاندارد صنعتی - طراحی ماشینهای حالت Moore و Mealy با استفاده از متدولوژی سهفرآیندی
- کار با عناصر حافظه - طراحی و اعتبارسنجی رجیسترها، FIFOها و آرایههای حافظه
- درک پیامدهای سنتز - نوشتن کدی که بهینه به سختافزار واقعی (FPGA و ASIC) نگاشت شود
- اعمال طراحی پارامتری - ایجاد ماژولهای قابلاستفادهمجدد و قابلپیکربندی برای سیستمهای مقیاسپذیر
- ناوبری کامل جریان طراحی - از مشخصات اولیه تا شبیهسازی و کد آماده برای سنتز
- اشکال زدایی مؤثر - استفاده از تحلیل waveform، دستورهای print و تکنیکهای نظاممند اعتبارسنجی
پیشنیازهای دوره
- دانش اولیه منطق دیجیتال - آشنایی با گیتهای منطقی، اعداد باینری و flip-flops
- رایانه با دسترسی به اینترنت - امکان نصب ابزارهای شبیهسازی رایگان
- سطح ریاضی دبیرستان - راحتی با سیستمهای عددی باینری/هگزادسیمال
- سیستمعامل Windows ،Mac یا Linux - ابزارهای دوره روی همه سیستمعاملهای اصلی کار میکنند
- بیش از 10 ساعت در هفته - برای درسها، تمرینها و کارهای پروژهای
- کنجکاوی درباره سختافزار - علاقه به اینکه کامپیوترها و دستگاههای دیجیتال درون خود چگونه کار میکنند.
توضیحات دوره
به طراحی دیجیتال و Verilog، از صفر تا ساخت سیستمهای پیچیده (VLSI/FPGA/ASIC) مسلط شوید.
آیا آمادهاید وارد مسیر شغلی در حوزههای پرتقاضای VLSI، FPGA یا ASIC Design شوید؟ این دوره، راهنمای نهایی و گامبهگام شما برای تسلط به طراحی دیجیتال با استفاده از Verilog HDL، زبان استاندارد توصیف سختافزار در صنعت است.
ما فقط سینتکس را آموزش نمیدهیم؛ بلکه ذهنیت حرفهای طراحی را به شما یاد میدهیم. این دوره دقیقاً همان گردش کاری مورد استفاده در شرکتهای فناوری را بازسازی میکند و شما را از یک مبتدی کامل به یک طراح مطمئن تبدیل میکند که میتواند مدارهای دیجیتال پیچیدهای مانند ALU ،Register File ،State Machine و موارد دیگر را بسازد، شبیهسازی کند و اعتبارسنجی نماید.
چه چیزی این دوره را منحصربهفرد میکند؟
- مبتنی بر پروژه و عملی: یادگیری بر پایه 5 تکلیف اصلی و بیش از 10 آزمایش عملی پیش میرود. شما یک ALU 16 بیتی، یک شمارنده Up/Down، یک Register File، یک LFSR و حتی یک کنترلکننده خودکار درِ گاراژ (Finite State Machine) خواهید ساخت.
- پرهیز از خطاهای حیاتی: ما چندین درس کامل را به Unintentional Latches، Simulation Race Conditions و Combinational Loops اختصاص دادهایم؛ خطاهای رایجی که برای مبتدیان گیجکنندهاند اما اینجا بهروشنی توضیح داده میشوند.
- از RTL تا Testbench: شما فقط مدار طراحی نمیکنید (RTL)، بلکه یاد میگیرید چگونه برای اعتبارسنجی، Verilog Testbenchهای قدرتمند بنویسید؛ مهارتی حیاتی برای هر نقش طراحی دیجیتال.
- مسیر شغلی ساختارمند: ما با معرفی ASIC Design Flow و مسیرهای شغلی دیجیتال شروع میکنیم تا نقشه راه روشنی برای مسیر حرفهای شما فراهم شود.
در پایان این دوره، قادر خواهید بود:
- کد Verilog قابل سنتز برای منطق ترکیبی و ترتیبی بنویسید.
- flip-flopها، حافظهها و سیستمهای پیچیده را با استفاده از Verilog ساختاری و رفتاری مدلسازی کنید.
- Finite State Machineها (Moore و Mealy) را طراحی و پیادهسازی کنید.
- تستبنچهای self-checking با clock generator و stimulus بنویسید.
- از parameterها برای طراحیهای قابلاستفادهمجدد و مقیاسپذیر استفاده کنید.
- مفاهیم کلیدی Verilog مانند blocking/non-blocking assignment، always block و case statement را درک کرده و بهکار ببرید.
- مشکلات رایج سنتز و شبیهسازی را اشکال زدایی کنید.
- مجموعهای از پروژهها بسازید تا به کارفرمایان بالقوه ارائه دهید.
مناسب برای:
- دانشجویان مهندسی برق، کامپیوتر یا الکترونیک
- افرادی که میخواهند بهعنوان مهندس طراحی VLSI، FPGA یا ASIC وارد این حوزه شوند.
- علاقهمندان و هابیستهای سختافزار که میخواهند وارد طراحی حرفهای شوند.
- مهندسان نرمافزار که به طراحی سختافزار علاقهمند هستند.
- هر کسی که برای مصاحبههای فنی در طراحی دیجیتال آماده میشود.
امروز مسیر خود را برای تبدیل شدن به یک مهندس طراحی دیجیتال ماهر آغاز کنید!
این دوره برای چه کسانی مناسب است؟
- دانشجویان مهندسی - رشتههای برق، کامپیوتر یا الکترونیک که میخواهند به طراحی سختافزار مسلط شوند.
- مهندسان نرمافزار در حال گذار به سختافزار - برنامهنویسانی که میخواهند وارد FPGA ،ASIC یا سیستمهای نهفته شوند.
- فارغالتحصیلان تازهکار مهندسی - افرادی که به دنبال تقویت رزومه و درخواستهای شغلی برای شرکتهای نیمههادی هستند.
- علاقهمندان و سازندگان DIY - افرادی که میخواهند برای پروژههای خود مدارهای دیجیتال سفارشی طراحی کنند.
- متخصصانی که در حال ارتقای مهارت هستند - مهندسان حوزههای مرتبط که برای پیشرفت شغلی به Verilog نیاز دارند.
- پژوهشگران دانشگاهی - دانشجویان تحصیلات تکمیلی و اعضای هیئت علمی که برای پروژههای پژوهشی به مهارت HDL نیاز دارند.
- کارآفرینان و بنیانگذاران استارتاپ - افرادی که محصولات سختافزاری توسعه میدهند و باید فرآیند طراحی را درک کنند.
- مهندسان تضمین کیفیت - متخصصانی که باید طراحیهای دیجیتال را اعتبارسنجی کنند.
- مدیران فنی - رهبرانی که بر تیمهای سختافزاری نظارت دارند و باید کار مهندسان خود را درک کنند.
- تغییر مسیر شغلی - هر کسی که به فناوری علاقهمند است و میخواهد وارد صنعت نیمههادی شود.
تسلط به Verilog HDL: از سینتکس تا سیستمهای پیچیده
-
مقدمهای بر طراحی VLSI 36:37
-
مقدمهای بر مسیرهای شغلی دیجیتال (ASIC Flow) 31:28
-
مقدمهای بر Verilog HDL 16:56
-
ساختار ماژول Verilog و اعلان interface 28:15
-
بلوک always و فهرست حساسیت 25:27
-
آزمایشگاه 1.0 16:57
-
انتساب blocking و non-blocking 22:38
-
آزمایشگاه 2.0: تکلیف 01:55
-
دستور if/else 14:17
-
انتساب پیوسته 11:28
-
آزمایشگاه 2.1: RTL شمارنده 23:10
-
اعداد در Verilog 19:56
-
Testbenches 23:45
-
تأخیرهای بیندستوری، Clock Generator و بلوک Initial 25:38
-
آزمایشگاه 3.0: RTL شمارنده و Testbench 40:23
-
ادامه آزمایشگاه 3.0: شبیهسازی با Testbench 12:24
-
دستور case با کاربرد در Decoders/Encoders 18:12
-
عملگرهای Verilog - بیتی، شرطی، حسابی و منطقی 22:45
-
عملگرها - شیفت، برابری/رابطهای و متفرقه 23:13
-
آزمایشگاه 3.1 05:34
-
Latch ناخواسته 26:48
-
آزمایشگاه 4.0 14:33
-
Race در شبیهسازی 18:45
-
flip-flopها در Verilog - پیادهسازی، reset و preset 30:05
-
Verilog ساختاری 13:51
-
آزمایشگاه 4.1: طراحی ماژول Top 14:11
-
طراحی پارامتری و آرایههای چندبعدی در Verilog 20:12
-
آزمایشگاه 4.2 06:19
-
تابعها 15:39
-
Taskها 14:03
-
حلقه For و حلقه ترکیبی 13:11
-
آزمایشگاه 5.0: طراحی LFSR 27:10
-
آزمایشگاه 5.0: Testbench برای LFSR 31:12
-
ماشین حالت متناهی (FSM) 25:22
-
آزمایشگاه 5.1: نوشتن FSM Mealy 30:41
-
آزمایشگاه 5.1: نوشتن FSM Moore 12:16
-
بلوک generate در Verilog 14:43
-
کنترل زمانبندی و حلقه Forever 18:59
-
آزمایشگاه 5.2 05:27
مشخصات آموزش
تسلط به Verilog HDL: از سینتکس تا سیستمهای پیچیده
- تاریخ به روز رسانی: 1405/04/12
- سطح دوره:Alls
- تعداد درس:39
- مدت زمان :12:55:28
- حجم :7.99GB
- زبان:دوبله زبان فارسی
- دوره آموزشی:AI Academy