دوره SystemVerilog: تجربه‌ای کاملاً عملی برای یادگیری

آنچه یاد خواهید گرفت:

• کامنت‌ها در SystemVerilog
• سیستم مقادیر در SystemVerilog
• لیترال‌های پیشرفته در SystemVerilog
• اعداد ممیز شناور و اعداد نمایی در SystemVerilog

پیش‌نیازهای دوره

• الکترونیک دیجیتال و Verilog HDL

توضیحات دوره

این دوره یک راهنمای جامع و کاملاً عملی برای تسلط به SystemVerilog در طراحی و اعتبارسنجی مدارهای VLSI است که به‌طور ویژه برای دانشجویان، افراد تازه‌کار و مهندسان علاقه‌مند به اعتبارسنجی RTL و Design طراحی شده است. چه از مبانی شروع کنید و چه به دنبال تقویت مهارت‌های عملی خود باشید، این دوره به شما کمک می‌کند با مفاهیم واقعی و مبتنی بر نیازهای صنعت، اصول مستحکم ایجاد کنید.

در این دوره، اصول و syntax در SystemVerilog را فرا خواهید گرفت و سپس با تکنیک‌های طراحی RTL با استفاده از SystemVerilog آشنا خواهید شد. همچنین تجربه عملی در نوشتن testbenchهای کارآمد و مقیاس‌پذیر، درک assertions و اعمال روش‌های اعتبارسنجی به دست خواهید آورد. این دوره شما را با مبانی UVM (متدولوژی یکپارچه اعتبارسنجی) نیز آشنا می‌کند و به شما کمک می‌کند درک کنید محیط‌های مدرن اعتبارسنجی در صنعت نیمه‌هادی چگونه ساخته می‌شوند.

شما روی مثال‌ها و پروژه‌های واقعی مانند طراحی و اعتبارسنجی واحدهای ALU ،FIFO ،UART و FSM کار خواهید کرد و در کنار آن شبیه‌سازی و اشکال‌زدایی با استفاده از waveformها را نیز خواهید آموخت. در طول دوره از ابزارهای صنعتی مانند ModelSim، QuestaSim ،Vivado ،VS Code و EDA Playground استفاده می‌شود و GTKWave نیز برای تحلیل waveformها به کار گرفته خواهد شد.

این دوره بر پایه رویکردی کاملاً عملی ارائه شده است تا اطمینان حاصل شود تجربه‌ای واقعی از فرآیند طراحی و اعتبارسنجی در VLSI به دست می‌آورید. این دوره برای دانشجویان ECE/EEE، علاقه‌مندان به VLSI و مهندسانی که خود را برای موقعیت‌های شغلی طراحی RTL و اعتبارسنجی آماده می‌کنند مناسب است.

در پایان این دوره، با استفاده از SystemVerilog در طراحی و اعتبارسنجی سیستم‌های دیجیتال اعتمادبه‌نفس کافی خواهید داشت و با مهارت‌های موردنیاز صنعت، آماده ورود به حوزه VLSI خواهید بود.

این دوره برای چه کسانی مناسب است؟

• افراد مبتدی که دانش مناسبی در زمینه طراحی دارند و می‌خواهند وارد حوزه اعتبارسنجی شوند.