اصول طراحی دیجیتال برای طراحی تراشه VLSI
✅ سرفصل و جزئیات آموزش
توضیحات دوره
این ماژول آموزشی جامع به بررسی جبر بولی و کاربردهای آن در طراحی مدار دیجیتال میپردازد. در این دوره، مفاهیم اساسی مانند متغیرهای بولی، گیتهای منطقی و ارتباط آنها با مدارهای منطقی دیجیتال پوشش داده میشود. شرکتکنندگان با عبارات بولی، تکنیکهای سادهسازی و قضایای اجماع، از جمله متد پیشرفته Quine McCluskey آشنا میشوند.
این ماژول همچنین به مدارهای ترکیبی میپردازد و طراحی و عملکرد جمعکنندهها، تفریقکنندهها، مدارهای توازن و ضربکنندهها را به تفصیل شرح میدهد. پیچیدگیهای کدگذاری با بررسی انکودرها، دیکودرها، مالتیپلکسرها و دیمالتیپلکسرها سادهسازی میشوند. عملیات شیفت باینری، با تاکید بر شیفت منطقی و حسابی با استفاده از مالتیپلکسرها برای طراحی بهینه، نیز پوشش داده خواهد شد.
در ادامه، این دوره بررسی عمیقی از مدارهای ترتیبی ارائه میدهد که شامل مدارهای لچ و فلیپفلاپ مانند لچ SR، فلیپفلاپ JK و موارد دیگر است. خطرات در مدارهای دیجیتال، به همراه رجیسترها، شیفت رجیسترهای دوطرفه و شمارندههای مختلف به طور کامل توضیح داده میشوند. این بخش با مدارهای ترتیبی حالت Mealy و Moore به پایان میرسد.
علاوه بر این، شرکتکنندگان درک جامعی از سیستمهای حافظه، دستگاههای منطقی برنامهپذیر و ملاحظات طراحی فیزیکی VLSI به دست خواهند آورد. این ماژول مباحثی مانند SRAM و DRAM، بافرهای دیجیتال سه حالته، حافظه فقط خواندنی (ROM) و دستگاههای منطقی برنامهپذیر (PLD) مانند PROM ،PLA و PAL را پوشش میدهد. معماری و پیادهسازی دستگاههای منطقی برنامهپذیر پیچیده (CPLD) و آرایههای گیت برنامهپذیر میدانی (FPGA) به همراه چرخه طراحی VLSI و سبکهای طراحی برای CPLD ،SPLD و FPGA نیز مورد بحث قرار میگیرند.
در پایان این دوره، شما قادر خواهید بود:
- تفاوتهای بین سیگنالهای آنالوگ و دیجیتال و مزایای تحولآفرین دیجیتالی شدن را درک کنید.
- سیستمهای اعداد مختلف، جبر بولی و کاربرد آن در گیتهای منطقی را بشناسید.
- به دستکاری عبارات بولی، فرمهای استاندارد و تکنیکهای سادهسازی مسلط شوید.
- با مهارت عبارات SOP و POS را مدیریت کرده و روابط بین مینترمها و ماکسترمها را تشخیص دهید.
- جامعیت گیتهای NAND و NOR را درک کرده و توابع را با استفاده از قانون دمورگان پیادهسازی کنید.
- به تکنیکهای جدول کارنو، از جمله روشهای پیشرفته و مدیریت شرایط بیاهمیت مسلط شوید.
- درک جامعی از مدارهای ترکیبی، شامل اصول و کاربردهای آنها به دست آورید.
- اصول جمع باینری را درک کرده و مدارهای جمعکننده مختلف، از جمله جمعکنندههای 4 بیتی ripple carry را طراحی کنید.
- طراحیهای پیشرفته جمعکننده برای عملیات حسابی را بررسی کنید.
- با مهارت تفریقکنندههای باینری را طراحی کنید، سناریوهای سرریز/پادریز را تحلیل کرده و نمایش اعداد علامتدار را درک کنید.
- تولید و تشخیص توازن و روشهای مختلف ضرب باینری را بشناسید.
- به طراحی و کاربرد ضربکنندههای مختلف با استفاده از الگوریتم Booth مسلط شوید.
- کاربردهای مقایسهکنندهها، انکودرها و دیکودرها در سیستمهای دیجیتال را درک کنید.
- بهطور حرفهای از مالتیپلکسرها و دیمالتیپلکسرها در طراحی مدار دیجیتال استفاده کرده و نقش آنها را به عنوان تولیدکننده تابع بشناسید.
- عملیات شیفت باینری را درک کرده، شیفترهای منطقی طراحی کنید و با اصول شیفت حسابی و barrel shift آشنا شوید.
- اصول پایهای مدارهای ترتیبی را با تمرکز بر عناصر ذخیرهسازی و طراحی لچ SR فرا بگیرید.
- عملکرد فلیپفلاپهای JK را درک کرده، مشکل race around را برطرف کنید و فلیپفلاپهای JK نوع master-slave و لچهای Gated SR را طراحی کنید.
- در طراحی و تحلیل انواع شمارندهها در مدارهای ترتیبی مهارت کسب کنید.
- اصول و تکنیکهای طراحی برای مدارهای ترتیبی حالت Mealy و Moore را درک کنید.
- اصول اولیه حافظه را یاد بگیرید، ساختارهای داخلی SRAM و DRAM را متمایز کنید و مهارتهای عملی در آدرسدهی حافظه، کنترل بافرهای دیجیتال سه حالته و درک ROM ،PLD و انواع PLDها به دست آورید.
اصول طراحی دیجیتال برای طراحی تراشه VLSI
-
درباره تخصص 3:06
-
درباره دوره 5:46
-
نیاز به طراحی منطق دیجیتال 7:47
-
مقدمهای بر سیستمهای اعداد مختلف و تبدیل آنها - بخش 1 4:47
-
مقدمهای بر سیستمهای اعداد مختلف و تبدیل آنها - بخش 2 4:34
-
مقدمهای بر سیستمهای اعداد مختلف و تبدیل آنها - بخش 3 7:09
-
مقدمهای بر سیستمهای اعداد مختلف و تبدیل آنها - بخش 4 3:16
-
مقدمهای بر سیستمهای اعداد مختلف و تبدیل آنها - بخش 5 15:23
-
مقدمهای بر کدهای مختلف در سیستم دیجیتال - بخش 1 8:53
-
مقدمهای بر کدهای مختلف در سیستم دیجیتال - بخش 2 6:59
-
مقدمهای بر کدهای مختلف در سیستم دیجیتال - بخش 3 10:15
-
مقدمهای بر جبر بولی و قضایای بولی - بخش 1 5:28
-
مقدمهای بر جبر بولی و قضایای بولی - بخش 2 5:51
-
مقدمهای بر جبر بولی و قضایای بولی - بخش 3 7:32
-
سادهسازی عبارات بولی با استفاده از قضایا - بخش 1 8:56
-
سادهسازی عبارات بولی با استفاده از قضایا - بخش 2 6:20
-
سادهسازی عبارات بولی با استفاده از قضایا - بخش 3 10:09
-
سادهسازی عبارات بولی با استفاده از قضایا - بخش 4 6:23
-
سادهسازی عبارات بولی با استفاده از قضایا - بخش 5 10:20
-
فرمهای استاندارد در منطق دیجیتال - SOP بخش 1 6:54
-
فرمهای استاندارد در منطق دیجیتال - SOP بخش 2 8:30
-
فرمهای استاندارد در منطق دیجیتال - POS بخش 1 5:37
-
فرمهای استاندارد در منطق دیجیتال - POS بخش 2 7:59
-
پیادهسازی توابع بولی با گیتهای NAND و NOR - بخش 1 8:10
-
پیادهسازی توابع بولی با گیتهای NAND و NOR - بخش 2 10:02
-
پیادهسازی توابع بولی با گیتهای NAND و NOR - بخش 3 2:00
-
پیادهسازی توابع بولی با گیتهای NAND و NOR - بخش 4 6:23
-
پیادهسازی توابع بولی با گیتهای NAND و NOR - بخش 5 10:20
-
مقدمهای بر جدول کارنو 8:47
-
سادهسازی K-Map با 2 و 3 متغیر همراه با مثال - بخش 1 6:34
-
سادهسازی K-Map با 2 و 3 متغیر همراه با مثال - بخش 2 9:27
-
سادهسازی K-Map با 2 و 3 متغیر همراه با مثال - بخش 3 10:31
-
سادهسازی K-Map با 2 و 3 متغیر همراه با مثال - بخش 4 7:21
-
سادهسازی K-Map با 2 و 3 متغیر همراه با مثال - بخش 5 4:17
-
سادهسازی K-Map با 2 و 3 متغیر همراه با مثال - بخش 6 6:59
-
سادهسازی K-Map با 4 متغیر همراه با مثال - بخش 1 8:19
-
سادهسازی K-Map با 4 متغیر همراه با مثال - بخش 2 8:29
-
سادهسازی K-Map با 4 متغیر همراه با مثال - بخش 3 8:26
-
سادهسازی K-Map برای عبارات POS - بخش 1 6:38
-
سادهسازی K-Map برای عبارات POS - بخش 2 7:58
-
سادهسازی K-Map برای عبارات POS - بخش 3 8:51
-
متد Quine-McCluskey برای سادهسازی منطق دیجیتال - بخش 1 5:40
-
متد Quine-McCluskey برای سادهسازی منطق دیجیتال - بخش 2 7:53
-
متد Quine-McCluskey برای سادهسازی منطق دیجیتال - بخش 3 5:14
-
متد Quine-McCluskey برای سادهسازی منطق دیجیتال - بخش 4 7:42
-
مطالعه تخصص None
-
مطالعه دوره None
-
واژهنامه دوره None
-
طراحی جمعکننده باینری بخش-1 4:07
-
طراحی جمعکننده باینری بخش-2 9:42
-
طراحی جمعکننده باینری بخش-3 12:12
-
طراحی جمعکننده چند بیتی بخش-1 6:28
-
طراحی جمعکننده چند بیتی بخش-2 6:25
-
طراحی تفریقکننده باینری بخش-1 4:40
-
طراحی تفریقکننده باینری بخش-2 2:08
-
طراحی تفریقکننده باینری بخش-3 10:18
-
طراحی تفریقکننده باینری بخش-4 7:44
-
طراحی مدارهای توازن 6:42
-
طراحی ضربکننده بدون علامت بخش-1 8:44
-
طراحی ضربکننده بدون علامت بخش-2 5:41
-
طراحی ضربکننده علامتدار بخش-1 8:04
-
طراحی ضربکننده علامتدار بخش-2 7:26
-
طراحی ضربکننده علامتدار بخش-3 5:00
-
طراحی ضربکننده علامتدار بخش-4 7:29
-
طراحی ضربکننده علامتدار بخش-5 4:04
-
طراحی مقایسهکننده اندازه بخش-1 5:55
-
طراحی مقایسهکننده اندازه بخش-2 8:00
-
طراحی مقایسهکننده اندازه بخش-3 3:35
-
طراحی انکودر بخش-1 8:16
-
طراحی انکودر بخش-2 2:50
-
طراحی دیکودر بخش-1 4:10
-
طراحی دیکودر بخش-2 9:09
-
طراحی دیکودر بخش-3 4:51
-
طراحی مالتیپلکسر بخش-1 6:39
-
طراحی مالتیپلکسر بخش-2 2:46
-
طراحی مالتیپلکسر بخش-3 7:34
-
طراحی دیمالتیپلکسر بخش-1 9:03
-
طراحی دیمالتیپلکسر بخش-2 6:51
-
طراحی شیفترها 1 بخش-1 5:49
-
طراحی شیفترها 1 بخش-2 4:06
-
طراحی شیفترها 1 بخش-3 5:09
-
طراحی شیفترها 2 بخش-1 6:05
-
طراحی شیفترها 2 بخش-2 7:28
-
طراحی مدارهای ترتیبی: لچ SR و فلیپفلاپ - بخش 1 4:31
-
طراحی مدارهای ترتیبی: لچ SR و فلیپفلاپ - بخش 2 9:56
-
طراحی مدارهای ترتیبی: فلیپفلاپ JK 9:08
-
طراحی مدارهای ترتیبی: لچها و فلیپفلاپهای D و T - بخش 1 7:35
-
طراحی مدارهای ترتیبی: لچها و فلیپفلاپهای D و T - بخش 2 7:09
-
طراحی مدارهای ترتیبی: رجیسترها - بخش 1 2:19
-
طراحی مدارهای ترتیبی: رجیسترها - بخش 2 4:52
-
طراحی مدارهای ترتیبی: رجیسترها - بخش 3 11:16
-
طراحی مدارهای ترتیبی: شمارندههای ناهمزمان - بخش 1 6:25
-
طراحی مدارهای ترتیبی: شمارندههای ناهمزمان - بخش 2 8:37
-
طراحی مدارهای ترتیبی: شمارندههای همزمان - بخش 1 8:32
-
طراحی مدارهای ترتیبی: شمارندههای همزمان - بخش 2 5:19
-
طراحی مدارهای ترتیبی: شمارندههای همزمان - بخش 3 8:55
-
طراحی مدارهای ترتیبی: شمارندههای همزمان - بخش 4 9:24
-
طراحی مدارهای ترتیبی: شمارندههای همزمان - بخش 5 4:07
-
طراحی مدارهای ترتیبی: شمارندههای همزمان - بخش 6 7:20
-
ماشینهای حالت متناهی - مدارهای ترتیبی حالت Mealy - بخش 1 5:10
-
ماشینهای حالت متناهی - مدارهای ترتیبی حالت Mealy - بخش 2 6:58
-
ماشینهای حالت متناهی - مدارهای ترتیبی حالت Mealy - بخش 3 5:03
-
ماشینهای حالت متناهی - مدارهای ترتیبی حالت Mealy - بخش 4 8:56
-
ماشینهای حالت متناهی - مدارهای ترتیبی حالت Moore - بخش 1 5:33
-
ماشینهای حالت متناهی - مدارهای ترتیبی حالت Moore - بخش 2 6:25
-
ماشینهای حالت متناهی - مدارهای ترتیبی حالت Moore - بخش 3 5:37
-
ماشینهای حالت متناهی - مدارهای ترتیبی حالت Moore - بخش 4 8:18
-
حافظه و انواع آن - بخش 1 6:58
-
حافظه و انواع آن - بخش 2 6:27
-
آدرسدهی حافظه - بخش 1 8:03
-
آدرسدهی حافظه - بخش 2 10:05
-
طراحی دیجیتال با استفاده از PROM - بخش 1 6:43
-
طراحی دیجیتال با استفاده از PROM - بخش 2 4:24
-
طراحی دیجیتال با استفاده از PLA - بخش 1 7:01
-
طراحی دیجیتال با استفاده از PLA - بخش 2 5:44
-
طراحی دیجیتال با استفاده از PLA - بخش 3 3:49
-
طراحی دیجیتال با استفاده از PLA - بخش 4 5:12
-
طراحی دیجیتال با استفاده از PLA - بخش 5 6:50
-
طراحی دیجیتال با استفاده از PAL - بخش 1 3:58
-
طراحی دیجیتال با استفاده از PAL - بخش 2 7:01
-
طراحی دیجیتال با استفاده از PAL - بخش 3 5:22
-
طراحی دیجیتال با استفاده از PAL - بخش 4 5:12
-
طراحی دیجیتال با استفاده از PAL - بخش 5 7:18
-
مقدمهای بر CPLD و FPGA 1 - بخش 1 6:59
-
مقدمهای بر CPLD و FPGA 1 - بخش 2 6:35
-
مقدمهای بر CPLD و FPGA 2 - بخش 1 5:10
-
مقدمهای بر CPLD و FPGA 2 - بخش 2 9:46
-
جریان طراحی VLSI 1 - بخش 1 3:59
-
جریان طراحی VLSI 1 - بخش 2 9:06
-
جریان طراحی VLSI 1 - بخش 3 7:08
-
جریان طراحی VLSI 2 - بخش 1 8:01
-
جریان طراحی VLSI 2 - بخش 2 8:28
-
جریان طراحی VLSI 3 - بخش 1 8:08
-
جریان طراحی VLSI 3 - بخش 2 6:50
مشخصات آموزش
اصول طراحی دیجیتال برای طراحی تراشه VLSI
- تاریخ به روز رسانی: 1405/04/02
- سطح دوره:متوسط
- تعداد درس:134
- مدت زمان :15:06:47
- حجم :2.64GB
- زبان:دوبله زبان فارسی
- دوره آموزشی:AI Academy