زبان‌های توصیف سخت‌افزار برای طراحی FPGA

Name: زبانهای توصیف سختافزار برای طراحی FPGA
Price: 5982000 IRR
Availability: InStock
Author: AI Academy

معرفی
سرفصل

✅ سرفصل و جزئیات آموزش

آنچه یاد خواهید گرفت:

تشریح نقش HDLها در ورود طرح و اعتبارسنجی برای FPGAs و
ASICs
استفاده از ابزارهای نرم‌افزاری HDL برای توسعه FPGA

توضیحات دوره

این دوره را می‌توان به عنوان ECEA 5361 نیز برای اعتبار آکادمیک، به عنوان بخشی از مدرک کارشناسی ارشد مهندسی برق دانشگاه CU Boulder گذراند.

زبان‌های توصیف سخت‌افزار برای طراحی منطق به دانشجویان این امکان را می‌دهد که مدارها را با استفاده از VHDL و Verilog، که رایج‌ترین متدهای طراحی برای طراحی FPGA هستند، طراحی کنند. این دوره از فرآیندهای یادگیری طبیعی برای آسان‌تر کردن یادگیری زبان‌ها استفاده می‌کند. ابتدا مثال‌های ساده ارائه می‌شود، سپس قوانین و سینتکس زبان، و به دنبال آن مثال‌های پیچیده‌تر، و در نهایت استفاده از شبیه‌سازی‌های محیط تست برای تأیید درستی طرح‌ها. ارائه‌های درسی با تمرین‌های برنامه‌نویسی متعددی تقویت می‌شوند تا مهارت لازم در این زبان‌ها کسب شود. پس از اتمام این دوره، هر دانشجو تسلط اساسی به هر دو زبان خواهد داشت و مهم‌تر از آن، دانش کافی برای ادامه یادگیری و کسب تخصص در Verilog و VHDL به صورت مستقل را به دست می‌آورد.

زبان‌های توصیف سخت‌افزار برای طراحی FPGA

فصل 1: مبانی VHDL

مقدمه‌ای بر زبان‌های توصیف سخت‌افزار برای طراحی FPGA 4:05
چرا باید VHDL یاد گرفت؟ 1:32
جریان کار طراحی FPGA 3:09
مقدمه‌ای بر VHDL: ماشین حالت محدود 3:40
چگونگی بیان با VHDL، عبارات اولیه 6:58
وظایف ها، عملگرها و انواع داده در VHDL 3:52
قوانین و سینتکس VHDL، پورت‌های رابط 3:50
استفاده از VHDL در ModelSim: دانلود و نصب 3:09
استفاده از VHDL در ModelSim: افزودن به جعبه ابزار شما 6:11
ارسال تکالیف برنامه‌نویسی VHDL 11:40
بروزرسانی‌های دوره و پشتیبانی دسترسی‌پذیری None
دانشجویان غیر اعتباری: خوش‌آمدید و محل یافتن کمک None
استراتژی ارزیابی دوره زبان‌های توصیف سخت‌افزار برای طراحی FPGA None
الزامات سخت‌افزاری و نرم‌افزاری None
ماموریت 2-001: مطالب مطالعه هفته 1 None
فایل‌های مربوط به تکالیف برنامه‌نویسی هفته 1 None

فصل 2: تکنیک‌های طراحی منطق VHDL

یادگیری صحبت کردن به زبان VHDL (مقدمه) 1:27
مدارهای ترکیبی 4:03
منطق همزمان: لچ‌ها و فلیپ فلاپ‌ها 4:59
منطق همزمان: شمارنده‌ها و رجیسترها 6:10
باس‌ها و بافرهای سه حالته 3:38
طراحی ماژولار: کامپوننت‌ها، Generate و حلقه‌ها در VHDL 3:08
محیط‌های تست در VHDL: ترکیبی 8:12
محیط‌های تست در VHDL: همزمان 5:09
حافظه در VHDL 7:39
ماشین‌های حالت محدود (FSM) در VHDL 8:02
مطالب مطالعه هفته 2 None
فایل‌های مربوط به تکالیف برنامه‌نویسی هفته 2 None

فصل 3: مبانی Verilog

Verilog برای سرگرمی و بهره‌وری (مقدمه) 3:35
اولین عبارت Verilog شما 11:07
قوانین و سینتکس Verilog؛ کلمات کلیدی و Identifiers؛ ویرایش در Sigasi/Quartus 12:27
عبارات و عملگرها در Verilog 16:15
ماژول‌ها، حالت‌های پورت و انواع داده در Verilog 10:56
ساختار Verilog 10:31
تست با ModelSim 5:48
ارزیابی Verilog 11:24
ارسال تکالیف برنامه‌نویسی Verilog 10:03
مطالب مطالعه هفته 3 None
فایل‌های مربوط به تکالیف برنامه‌نویسی هفته 3 None