اصول طراحی VLSI کم‌مصرف

آنچه یاد خواهید گرفت:

• چهار نوع مصرف توان را تحلیل کنید: توان سوئیچینگ، توان Glitch، توان اتصال کوتاه و توان نشتی
• 6 تکنیک کلیدی صرفه‌جویی در توان را پیاده‌سازی کنید: گیتینگ ساعت، ایزولاسیون عملوند، نواحی چندولتاژی، مقیاس‌سازی فرکانس، Multi-Vt و گیتینگ توان
• یک سلول گیتینگ ساعت آماده تولید را در Verilog HDL از طریق یک آزمایشگاه عملی کدنویسی کنید.
• سیستم‌های آگاه از توان را با استفاده از دامنه‌های ولتاژ، گیتینگ توان همراه با فلیپ‌فلاپ‌های نگهدارنده و سلول‌های ایزولاسیون طراحی کنید.
• یک طراحی کامل را با به‌کارگیری چندین تکنیک در یک تکلیف نهایی کاهش توان، بهینه‌سازی کنید.

پیش‌نیازهای دوره

• دانش اولیه طراحی منطق دیجیتال: آشنایی با مفاهیم اساسی مانند جبر بول، منطق ترکیبی و ترتیبی (فلیپ‌فلاپ‌ها، لچ‌ها) و ماشین‌های حالت محدود
• مبانی Verilog HDL: درک اولیه از Verilog برای طراحی RTL (به عنوان مثال، تعریف ماژول، انتساب‌ها، بلوک‌های always و تست‌بنچ‌ها) برای آزمایشگاه عملی کدنویسی بسیار توصیه می‌شود.
• آشنایی با عملکرد ترانزیستور CMOS: درک مفهومی از چگونگی عملکرد ترانزیستورهای CMOS (هم NMOS و هم PMOS) به عنوان سوئیچ برای درک ریشه‌های توان نشتی و توان اتصال کوتاه مفید است.

توضیحات دوره

در دنیای به‌سرعت در حال تحول طراحی نیمه‌رسانا، بهره‌وری انرژی به معیاری حیاتی تبدیل شده است که به اندازه عملکرد و مساحت اهمیت دارد. چه برای دستگاه‌های همراه باتری‌خور، چه برای محاسبات با کارایی بالا و چه برای گره‌های لبه اینترنت اشیا، توانایی طراحی مدارهای کم‌مصرف دیگر یک مهارت تخصصی نیست، بلکه یک الزام اساسی برای هر مهندس VLSI است.

این دوره جامع، "تسلط به طراحی VLSI کم‌مصرف"، برای ارائه درکی عمیق و عملی از مصرف توان در مدارهای دیجیتال و تکنیک‌های اثبات‌شده برای به حداقل رساندن آن طراحی شده است. ما فراتر از مفاهیم نظری رفته و دانش عملی قابل استفاده‌ای را ارائه می‌دهیم که بتوانید مستقیماً در پروژه‌ها و طرح‌های خود به کار گیرید.

این دوره در دو بخش اصلی ساختار یافته است. ابتدا، با رمزگشایی از ماهیت مصرف توان، اصول محکم می‌سازیم. شما درک روشنی از چهار مؤلفه کلیدی به دست خواهید آورد: توان دینامیک (سوئیچینگ)، عامل اصلی تخلیه باتری؛ توان Glitch، کار غیرضروری ناشی از عدم تطابق زمانی؛ توان اتصال کوتاه، مسیر جریان کوتاه در طول انتقال سیگنال؛ و توان نشتی، تخلیه خاموش انرژی که حتی زمانی که تراشه بیکار است نیز رخ می‌دهد.

در بخش دوم، به تکنیک‌های استاندارد صنعتی کاهش توان می‌پردازیم. شما جزئیات گیتینگ ساعت، ایزولاسیون عملوند، دامنه‌های چندولتاژی، مقیاس‌سازی فرکانس، راهبردهای ولتاژ چند آستانه‌ای (MVT) و گیتینگ توان پیشرفته را خواهید آموخت. یادگیری با مؤلفه‌های عملی و کار عملی تقویت می‌شود، از جمله یک آزمایشگاه Verilog HDL که در آن یک سلول گیتینگ ساعت را طراحی و پیاده‌سازی می‌کنید، و یک تکلیف نهایی که شما را به چالش می‌کشد تا یک طرح را با استفاده از چندین تکنیک بهینه‌سازی کنید و یک وظیفه بهینه‌سازی توان در دنیای واقعی را شبیه‌سازی می‌کند.

این دوره برای مهندسان VLSI و طراحی دیجیتال، توسعه‌دهندگان FPGA، دانشجویان مهندسی سخت‌افزار و هر کسی که برای مصاحبه‌های فنی در صنعت نیمه‌رسانا آماده می‌شود، ایده‌آل است. تا پایان این دوره، به مهارت‌های لازم برای تحلیل، کمی‌سازی و کاهش قابل توجه مصرف توان در طرح‌های دیجیتال خود مجهز خواهید شد و شما را به مهندسی ارزشمندتر و مؤثرتر در چشم‌انداز رقابتی فناوری تبدیل می‌کند. امروز در این دوره شرکت کنید و ساخت الکترونیک کارآمد فردا را آغاز کنید!

این دوره برای چه کسانی مناسب است؟

• مهندسان VLSI / طراحی دیجیتال که به دنبال تخصص در طراحی کم‌مصرف هستند.
• دانشجویان مهندسی برق و علوم کامپیوتر که برای حرفه‌ای در طراحی تراشه آماده می‌شوند.
• توسعه‌دهندگان FPGA که می‌خواهند به طراحی ASIC مهاجرت کنند یا بهره‌وری توان را بهبود بخشند.
• علاقه‌مندان به سخت‌افزار با دانش اساسی فوق که کنجکاو هستند بدانند تراشه‌های مدرن چگونه توان را مدیریت می‌کنند.