سنتز منطقی VLSI: از RTL تا Netlist در سطح گیت

آنچه یاد خواهید گرفت:

• جریان کامل سنتز منطقی: ترجمه، نگاشت و بهینه‌سازی از RTL تا فهرست شبکه در سطح گیت
• چگونگی کار با کتابخانه‌های فناوری (lib ،.lef ،.gdb.) و درک گوشه‌های زمانی (بدترین، بهترین، معمولی)
• تسلط به توسعه قیود: محیط طراحی، قیود زمانی، کلاک و استثناها
• چگونگی انجام تحلیل زمانی ایستا (STA) و تفسیر گزارش‌های زمان، مساحت و توان
• تجربه عملی با ابزارهای استاندارد صنعت (Synopsys Design Compiler) از طریق آزمایشگاه‌های هدایت‌شده
• چگونگی سنتز یک ماژول کامل UART TX از RTL تا فهرست شبکه بهینه‌شده
• بهترین شیوه‌ها برای بستن زمان‌بندی، مدیریت قیود و طراحی برای ساخت‌پذیری (DFM)

پیش نیازهای دوره

• دانش اولیه از Verilog/VHDL
• آشنایی با مفاهیم طراحی دیجیتال (فلیپ‌فلاپ‌ها، ماشین‌های حالت متناهی، منطق ترکیبی)
• هیچ تجربه قبلی در سنتز لازم نیست - از پایه شروع می‌کنیم.

توضیحات دوره

به تسلط بهسنتز منطقی خوش آمدید؛ دوره‌ای کامل که شما را از یک طراح RTL به یک مهندس پیاده‌سازی مطمئن ASIC/FPGA تبدیل می‌کند. سنتز منطقی پل حیاتی میان کد انتزاعی زبان توصیف سخت‌افزار (HDL) و مدار فیزیکی قابل ساخت است - و تسلط به آن برای هرکسی که به دنبال مسیر شغلی در طراحی دیجیتال، VLSI یا توسعه FPGA است، ضروری است.

در این دوره، فقط تئوری یاد نمی‌گیرید - مهارت‌های عملی و کاربردی را با استفاده از ابزارها و متدولوژی های استاندارد صنعت کسب می‌کنید. کار را با مبانی آغاز می‌کنیم: سنتز چیست، کتابخانه‌های فناوری چگونه کار می‌کنند و چگونه باید تغییرات دنیای واقعی مانند فرایند، ولتاژ و دما را در نظر گرفت. سپس به بررسی عمیق جریان کامل سنتز - از خواندن فایل‌های طراحی و تعریف محیط طراحی گرفته تا اعمال قیود پیشرفته زمانی، مساحت و توان خواهید پرداخت.

از طریق آزمایشگاه‌ها و پروژه‌های ساختاریافته، دانش خود را روی سناریوهای واقعی اعمال می‌کنید و یاد می‌گیرید چگونه طراحی‌ها را بهینه کنید، نقض‌های زمانی را برطرف کنید و فهرست‌های شبکه سطح گیت آماده تولید ایجاد کنید. این دوره با یک پروژه نهایی به اوج می‌رسد که در آن یک ماژول کامل UART TX را از RTL تا فهرست شبکه سنتز می‌کنید و برای چالش‌های واقعی آماده خروج می‌شوید.

چه دانشجو باشید، چه فارغ‌التحصیل تازه‌کار، یا یک متخصص که به دنبال ارتقای مهارت‌های خود است، این دوره جعبه‌ابزاری را که برای بستن زمان‌بندی، دستیابی به اهداف مساحت و ارائه طراحی‌های دیجیتال مقاوم نیاز دارید، در اختیارتان قرار می‌دهد.

این دوره برای چه کسانی مناسب است؟

• مهندسان طراحی دیجیتال که از RTL به پیاده‌سازی فیزیکی در حال گذار هستند.
• مهندسان طراحی VLSI/ASIC که به دنبال تقویت مهارت‌های سنتز و قیود خود هستند.
• توسعه‌دهندگان FPGA که به بهینه‌سازی پس‌زمینه و بستن زمان‌بندی علاقه‌مندند.
• دانشجویان مهندسی برق و کامپیوتر که برای مشاغل طراحی تراشه یا توسعه FPGA آماده می‌شوند.
• مهندسان درست‌یابی سخت‌افزار که می‌خواهند چالش‌های پیاده‌سازی پایین‌دستی را درک کنند.
• متخصصانی که به دنبال پر کردن شکاف‌های مهارتی در تبدیل RTL به فهرست شبکه و نوشتن قیود هستند.
• هرکسی که به VLSI و سنتز علاقه‌مند است.