سری ارتباطات P3 - بررسی AMBA AXI در Verilog
✅ سرفصل و جزئیات آموزش
آنچه یاد خواهید گرفت:
- اصول ضروری AXI Stream و AXI Lite و AXI Full
- پیادهسازی Master و Slave در AXI Stream و AXI Lite و AXI Full از ابتدا
- پیادهسازی حالتهای AXI Burst در Verilog
- پیادهسازی Arbitrator و FIFO و GPIO در AXI Lite از ابتدا
پیشنیازهای دوره
- مبانی درک Verilog و الکترونیک دیجیتال
توضیحات دوره
AXI (رابط توسعهپذیر پیشرفته) در طراحیهای سیستم روی تراشه (SoC) کاربرد فراوان دارد زیرا راهحل اتصال بسیار کارآمد و انعطافپذیری برای سیستمهای پیچیده ارائه میدهد.
در این دوره عملی شما به ملزومات پروتکل AXI به صورت دقیق مسلط میشوید که برای ارائه دانش عمیق از اصول AXI در Verilog طراحی شده است. با تمرکز بر %95 کدنویسی و تنها %5 تئوری، مهارتهای عملی و واقعیتان تقویت میشود. شما با سیگنالهای رابطهای AXI Stream و AXI Lite و AXI Full آشنا میشوید و میتوانید کامپوننتهای Master و Slave را از ابتدا طراحی کنید. شما یاد میگیرید burst modes مختلف را پیاده کنید، تراکنشهای AXI را با ابزار چکر پروتکل AXI اعتبارسنجی کرده و کامپوننتهای پیشرفته مانند AXI Stream FIFOs و Arbiters و ماژولهای GPIO در AXI Lite را طراحی کنید.
این دوره بر یادگیری شیوه کدنویسی تمرکز دارد و در عین حال، نکات تئوری لازم را برای درک بهتر جزئیات AXI ارائه میدهد و مناسب برای افراد در نقش طراحی و اعتبارسنجی است، این آموزش شما را مجهز میکند تا در مسیر حرفهای خود برتری داشته باشید و مصاحبههای دشوار را با اعتمادبهنفس پشت سر بگذارید. چه مبتدی باشید چه حرفهای مجرب و به دنبال تقویت تخصص باشید، این دوره یک تجربه آموزشی جامع است. شما همچنین با کاربردهای واقعی AXI در سیستمهای پیچیده آشنا میشوید که توانایی طراحی، اشکالزدایی و اعتبارسنجی راهحلهای مبتنی بر AXI را برای شما فراهم میآورد. هم اکنون در دوره شرکت کرده و دانش و تجربه عملی مورد نیاز برای تسلط به AXI در Verilog را کسب نمایید و قدم بزرگی در مسیر VLSI خود بردارید.
این دوره برای چه کسانی مناسب است؟
- مهندس VLSI که علاقهمند به ساخت لوازم جانبی AXI سفارشی در Verilog برای SoC است.
سری ارتباطات P3 - بررسی AMBA AXI در Verilog
-
دستور کار 02:18
-
یوزکیسهای مختلف رابطهای AXI 10:33
-
تفاوتها در پینهای رابطها 01:45
-
حافظه ساده در مقابل حافظه AXI 09:12
-
درک handshake معتبر و آماده 04:41
-
قوانین handshake معتبر و آماده 07:57
-
پیادهسازی handshake معتبر و آماده - بخش 1 05:11
-
پیادهسازی handshake معتبر و آماده - بخش 2 04:18
-
اعتبارسنجی صحت عملکرد کد 03:07
-
دستور کار 00:25
-
سیگنالهای معمول در AXI Stream - بخش 1 09:27
-
سیگنالهای معمول در AXI Stream - بخش 2 05:31
-
یوزکیسهای رابط AXI Stream 07:04
-
تراکنشهای AXI Stream 03:19
-
روشهای پیادهسازی رابط AXI 04:39
-
اصول تراکنشها و شکل موجهای AXI Stream - بخش 1 03:49
-
اصول تراکنشها و شکل موجهای AXI Stream - بخش 2 03:54
-
اصول تراکنشها و شکل موجهای AXI Stream - بخش 3 03:35
-
ساخت AXIS Master 14:26
-
اعتبارسنجی عملیات Master 03:21
-
ساخت AXIS Slave - بخش 1 04:15
-
ساخت AXIS Slave - بخش 2 06:51
-
اعتبارسنجی عملیات AXIS Slave 05:45
-
تمرین 1 None
-
اتصال Master و Slave باهم 03:33
-
دستور کار 00:28
-
درک Arbiter چرخشی تصادفی - بخش 1 04:55
-
درک Arbiter چرخشی تصادفی - بخش 2 08:02
-
درک Arbiter چرخشی تصادفی - بخش 3 03:01
-
پیادهسازی AXIS Arbiter - بخش 1 07:33
-
پیادهسازی AXIS Arbiter - بخش 2 10:34
-
پیادهسازی AXIS Arbiter - بخش 3 01:34
-
اعتبارسنجی عملیات DUT 04:34
-
تکلیف 2 - اصلاح کد تست AXIS Arbiter None
-
پیادهسازی AXIS FIFO - بخش 1 06:13
-
پیادهسازی AXIS FIFO - بخش 2 07:42
-
پیادهسازی AXIS FIFO - بخش 3 03:55
-
پیادهسازی جایگزین AXIS FIFO 05:50
-
دستور کار 00:33
-
تراکنش در مقابل beat و انتقال 02:31
-
درک کانال آدرس نوشتن 07:19
-
درک شناسههای کانال 04:57
-
درک کانال داده نوشتن 06:06
-
درک کانال پاسخ نوشتن 02:37
-
انواع پاسخها 04:54
-
درک کانال آدرس و داده خواندن - بخش 1 05:53
-
درک کانال آدرس و داده خواندن - بخش 2 01:41
-
سیگنالهای AXI Lite 07:12
-
دستور کار 01:03
-
پیکربندیهای مختلف AXI 06:47
-
رویکردهای پیادهسازی - شکل موج در مقابل FSM 03:45
-
سیگنالها در یک Beat بدون پایپلاین - بخش 1 01:47
-
سیگنالها در یک Beat بدون پایپلاین - بخش 2 01:26
-
پورتهای I/O در یک Beat بدون پایپلاین 05:23
-
پیادهسازی AXIL Master فقط نوشتنی - بخش 1 04:53
-
پیادهسازی AXIL Master فقط نوشتنی - بخش 2 01:50
-
پیادهسازی AXIL Slave فقط نوشتنی - بخش 1 03:58
-
پیادهسازی AXIL Slave فقط نوشتنی - بخش 2 04:16
-
اعتبارسنجی عملیات Master و Slave فقط نوشتنی 05:05
-
اعتبارسنجی تراکنشها با چکر پروتکل AXI - بخش 1 04:12
-
اعتبارسنجی تراکنشها با چکر پروتکل AXI - بخش 2 05:44
-
اعتبارسنجی تراکنشها با چکر پروتکل AXI - بخش 3 03:04
-
پیادهسازی AXIL Master فقط خواندنی - بخش 1 06:23
-
پیادهسازی AXIL Master فقط خواندنی - بخش 2 06:03
-
پیادهسازی AXIL Master فقط خواندنی - بخش 3 03:55
-
پیادهسازی AXIL Slave فقط خواندنی - بخش 1 05:37
-
پیادهسازی AXIL Slave فقط خواندنی - بخش 2 02:03
-
اتصال Master و Slave 01:56
-
اعتبارسنجی عملیات - بخش 1 01:04
-
اعتبارسنجی عملیات - بخش 2 03:26
-
افزودن چکر پروتکل AXI - بخش 1 06:24
-
افزودن چکر پروتکل AXI - بخش 2 02:38
-
افزودن چکر پروتکل AXI - بخش 3 05:32
-
دستور کار 00:25
-
ساخت FSM برای Master 07:29
-
پورتهای ورودی وخروجی Master 02:01
-
پیادهسازی Master - بخش 1 - نوشتن 07:10
-
پیادهسازی Master - بخش 2 - نوشتن 05:49
-
پیادهسازی Master - بخش 3 - خواندن 09:47
-
اعتبارسنجی عملیات Master 06:19
-
ساخت AXI lite GPIO IP - بخش 1 - تولید داده از wdata و wstrb 07:35
-
ساخت AXI lite GPIO IP - بخش 2 - Debouncing 07:26
-
ساخت AXI lite GPIO IP - بخش 3 - FSM نوشتن 06:45
-
ساخت AXI lite GPIO IP - بخش 4 - FSM خواندن 02:43
-
ساخت AXI lite GPIO IP - بخش 4 - تست عملیات 04:34
-
معمولترین تراکنشهای AXI Full 07:38
-
FSM نوشتن 03:42
-
FSM خواندن 01:28
-
پیادهسازی کانال نوشتن 11:11
-
پیادهسازی کانال خواندن 03:43
-
پیادهسازی عملیات نوشتن Slave 07:00
-
عملیات خواندن Slave 04:29
-
اتصال Master و Slave با هم و اعتبارسنجی طراحی 05:37
-
دستور کار 00:21
-
درک حالت ثابت 06:06
-
پیادهسازی حالت ثابت در حین نوشتن 03:41
-
درک حالت INCR 04:09
-
پیادهسازی حالت INCR در حین نوشتن 02:42
-
درک حالت WRAP 07:54
-
پیادهسازی حالت WRAP در حین نوشتن 08:28
-
پیادهسازی Burst modes در عملیات خواندن 03:25
-
پیادهسازی Master 07:32
-
پیادهسازی نوشتن Slave 11:29
-
پیادهسازی خواندن Slave 05:20
-
اتصال Master و Slave با هم 07:44
مشخصات آموزش
سری ارتباطات P3 - بررسی AMBA AXI در Verilog
- تاریخ به روز رسانی: 1404/12/10
- سطح دوره:مقدماتی
- تعداد درس:105
- مدت زمان :09:20:26
- حجم :3.27GB
- زبان:دوبله زبان فارسی
- دوره آموزشی:AI Academy