آموزش Verilog برای مهندس FPGA با مجموعه طراحی Xilinx Vivado

معرفی
سرفصل

✅ سرفصل و جزئیات آموزش

آنچه یاد خواهید گرفت:

اصول برنامه‌نویسی Verilog که به شما در مصاحبه‌های شغلی مهندس RTL کمک می‌کند.
درک جریان مجموعه طراحی Vivado برای طراحی سیستم‌های دیجیتال
اشکال‌زدایی سخت‌افزار در Vivado، نظیر آنالیزور منطق یکپارچه (ILA) و ورودی و خروجی مجازی (VIO)
سبک‌های مختلف مدل‌سازی در زبان توصیف سخت‌افزار (HDL)
نحوه استفاده از Xilinx IPs و ایجاد IPs سفارشی
جریان طراحی IP integrator در Vivado
نوشتن Test benches در Verilog
طراحی پروژه‌های واقعی مانند: رابط DAC PMOD DA4، ژنراتور تابع، معماری پردازنده کوچک، رابط UART و PWM و BIST برای بوردهای توسعه و بسیاری موارد دیگر
سوالات رایج مصاحبه

پیش‌نیازهای دوره

مبانی مدار دیجیتال به عنوان امتیاز اضافی محسوب می‌شود.

توضیحات دوره

در دنیای امروز، FPGAs حضور پررنگی دارند و روز به روز دامنه کاربردشان گسترده‌تر می‌شود. دو زبان توصیف سخت‌افزار پرکاربرد در این حوزه، VHDL و Verilog هستند که هر کدام مزایای منحصربه‌فرد خود را دارند. نکته جالب این است که وقتی یکی را یاد بگیرید، به طور خودکار مفاهیم دیگری را هم درک می‌کنید و می‌توانید از قابلیت‌های هر دو برای ساخت سیستم‌های پیچیده بهره بگیرید. تمرکز این دوره بر زبان Verilog است. برنامه‌ریزی دوره بر اساس تحلیل مهارت‌های رایج و ضروری در شرکت‌های فعال در این زمینه طراحی شده است. اغلب مفاهیم با مثال‌های عملی واقعی توضیح داده شده است تا درک منطقی حاصل شود.

این دوره به آموزش سبک‌های مدل‌سازی، تکالیف مسدود کردن و غیر مسدود کردن، FSM قابل سنتز، ساخت حافظه‌ها با استفاده از منابع حافظه بلوکی و توزیع شده، Vivado IP integrator و تکنیک‌های اشکال‌زدایی سخت‌افزار نظیر ILA و VIO می‌پردازد. جریان طراحی FPGA با مجموعه طراحی Xilinx Vivado و استراتژی‌های پیاده‌سازی برای دستیابی به عملکرد مطلوب، مورد بررسی قرار می‌گیرد. پروژه‌های متعددی با جزئیات آموزش داده می‌شود تا نحوه استفاده از ساختارهای Verilog برای ارتباط با دستگاه‌های جانبی واقعی نشان داده شود. بخشی جداگانه به نوشتن Testebench و معماری FPGA اختصاص یافته است که درک عمیق‌تری از منابع داخلی FPGA و مراحل اعتبارسنجی طراحی فراهم می‌کند.

این دوره برای چه کسانی مناسب است؟

جویندگان شغل VLSI و فارغ‌التحصیلانی که به دنبال شغلی در مهندس RTL، مهندس طراح و مهندس اعتبارسنجی هستند.
کسانی که علاقه‌مند به یادگیری Xilinx FPGA، مجموعه طراحی Vivado و زبان توضیحات سخت‌افزار یعنی Verilog هستند.
کسانی که می‌خواهند در حوزه ASIC و VLSI شروع به کار کنند.

آموزش Verilog برای مهندس FPGA با مجموعه طراحی Xilinx Vivado

فصل 1: نصب Vivado

هدف 00:40
نحوه دانلود و نصب IDE Vivado روی کامپیوتر 08:12
افزودن فایل لایسنس 01:29
افزودن بوردهایی مانند Nexys 4 DDR که در Vivado موجود نیستند 01:55
محیط توسعه یکپارچه (IDE) ابری برای یادگیری ساختارهای Verilog بدون نیاز به Vivado 08:21

فصل 2: جریان طراحی Vivado - بخش 1

هدف 01:01
ایجاد پروژه جدید و افزودن فایل منبع 06:52
افزودن کد منبع 03:52
درک کد منبع 06:08
شماتیک RTL - بخش 1 03:56
شماتیک RTL - بخش 2 02:42
شبیه‌سازی رفتاری - اعمال مقدار ثابت 06:42
شبیه‌سازی رفتاری - اعمال ساعت 03:28
Testbench lul,g 12:16
سنتز - بخش 1 09:16
سنتز - بخش 2 02:02
پیاده‌سازی 03:16
تولید فایل برنامه‌نویسی 01:30
شناخت ظاهری رابط کاربری گرافیکی Vivado 03:48
گزینه‌های مفید شبیه‌سازی 08:50
شبیه‌سازی پورت‌های چندبیتی - بخش 1 03:36
شبیه‌سازی پورت‌های چندبیتی - بخش 2 04:13
طراحی کد Verilog برای نیم جمع‌کننده None
تولید محرک‌های دستی برای اعتبارسنجی عملکرد نیم جمع‌کننده None
اشتراک‌گذاری RTL و شماتیک فناوری نیم جمع‌کننده None

فصل 3: جریان طراحی Vivado - بخش 2

هدف 01:07
انواع پروژه در Vivado 02:28
درک پروژه برنامه‌ریزی ورودی و خروجی 05:24
درک تنظیمات سنتز 08:46
نمایش استراتژی‌های پیاده‌سازی در Vivado 09:05
افزودن استراتژی بهینه‌سازی مصرف انرژی و مشاهده تغییرات در شماتیک و توان None
جریان طراحی FPGA 08:44
نمایش کامل جریان طراحی FPGA 10:41
درک سلسله‌مراتب پوشه Vivado 11:14
حالا شما مسیر کامل طراحی FPGA را انجام دهید و اسنپ‌شات هر مرحله را به اشتراک بگذارید None
آزمون جریان طراحی FPGA None

فصل 4: اصول Verilog

هدف 00:42
شناسه‌ها 04:17
شروع کار با انواع رگلاتور و سیم 06:14
فرمت عدد 06:05
تایپ‌های داده Verilog 06:46
مکانیزم گزارش‌دهی - بخش 1 11:31
مکانیزم گزارش‌دهی - بخش 2 01:55
نمایش مکانیزم گزارش‌دهی - بخش 1 04:45
نمایش مکانیزم گزارش‌دهی - بخش 2 08:03
نمایش تایپ‌های داده 07:41
عملگرهای Verilog - بخش 1 08:38
عملگرهای Verilog - بخش 2 06:35
عملگرهای Verilog - بخش 3 07:21
عملگرهای Verilog - بخش 4 08:35
درک فرمت عدد None

فصل 5: سبک‌های مدل‌سازی

هدف 00:26
سبک مدل‌سازی - بخش 1 04:30
سبک مدل‌سازی - بخش 2 06:14
نمایش 03:55
آزمون None

فصل 6: عملگرهای تخصیص در Verilog

هدف 00:42
تخصیص‌های رویه‌ای مقابل تخصیص‌های پیوسته 02:32
درک تخصیص پیوسته 04:00
درک عملگر تخصیص رویه‌ای 05:46
تفاوت‌های بین عملگرهای تخصیص پیوسته و تخصیص رویه‌ای 04:10
نمایش 03:49
جابجایی مقادیر متغیرها 06:31
A101 None
A102 None
A103 None

فصل 7: سبک مدل‌سازی رفتاری

هدف 00:31
اسکلت مدل‌سازی رفتاری 07:09
بلاک اولیه - ساختارهای مدل‌سازی رفتاری - بخش 1 01:56
بلاک Always - ساختارهای مدل‌سازی رفتاری - بخش 2 11:22
عملگرهای تخصیص مسدودکننده و غیرمسدودکننده - ساختار مدل‌سازی رفتاری - بخش 3 03:20
نمایش 06:53
اسکلت IF-ELSE 02:23
2:1 Mux - مدار ترکیبی - بخش 1 07:19
4:1 Mux - مدار ترکیبی - بخش 2 04:41
اسکلت Case 00:49
مبدل باینری به سون سگمنت 09:22
تفاوت‌های بین دستورات IF-ELSE و CASE 04:31
فلیپ‌فلاپ داده - مدار ترتیبی 04:24
شمارنده افزایش‌دهنده - مدار ترتیبی 10:22
شمارنده ویژه - بخش 1 08:14
شمارنده ویژه - بخش 2 05:26
پیاده‌سازی 4:1 Mux با خروجی واقعی و مکمل None
پیاده‌سازی فلیپ‌فلاپ D با ریست همزمان و غیرهمزمان None
طراحی انکودر اولویت‌ 8 x 3 - جدول حقیقت در تب دستورالعمل ذکر شده است None