اعتبارسنجی طراحی با SystemVerilog و UVM

آنچه یاد خواهید گرفت:

• اعتبارسنجی در سطح ماژول با استفاده از SystemVerilog و کتابخانه UVM
• ساخت ایجنت‌ها در SystemVerilog و UVM برای هدایت و نظارت بر رابط‌های ارتباطی
• ساخت مدل رجیسترها با استفاده از UVM و اتصال آن به رابط APB برای چک کردن‌های خودکار بر دسترسی به رجیسترها توسط UVM
• ساخت مدل عملکردی دستگاه تحت تست (DUT) و استفاده از آن برای پیش‌بینی پاسخ صحیح DUT
• ساخت Scoreboard برای اعتبارسنجی خودکار تمام خروجی‌های مورد انتظار DUT
• ساخت مدل پوشش و تمامی منطق لازم برای جمع‌آوری آن
• ساخت تست‌های تصادفی برای اعتبارسنجی همه ویژگی‌های DUT
• می‌آموزید که چگونه با مشکلات همزمان سازی در مدل برخورد کنید.

پیش‌نیازهای دوره

• داشتن درک اولیه از مدارهای مجتمع دیجیتال و نحوه مدل‌سازی آنها در زبان HDL مانند Verilog
• آشنایی قبلی با مفاهیم شی‌‌گرایی و Verilog لازم است و نیاز به دانستن عمیق SystemVerilog نیست.

توضیحات دوره

تسلط به کتابخانه UVM و ایجاد محیط اعتبارسنجی - بررسی دوره جامع

در این دوره، شما به دو حوزه کلیدی خواهید پرداخت:

• کتابخانه UVM - کشف تمام ویژگی‌ها، اسرار و نحوه کاربرد موثر آن‌ در محیط‌های اعتبارسنجی
• ایجاد محیط اعتبارسجی - یادگیری فرآیند گام‌به‌گام ساخت یک محیط اعتبارسجی قوی و کارآمد با استفاده از UVM 

اهداف دوره:

در طول دوره، شما را در توسعه محیط اعتبارسنجی که به‌صورت دقیق با استفاده از کتابخانه UVM طراحی شده، همراهی می‌کنیم. هر آموزش، قابلیت‌های جدیدی معرفی خواهد کرد که ویژگی‌های UVM لازم برای هر مرحله از پروژه جامع ما را نمایش می‌دهد.

ما از پلتفرم زمین بازی EDA برای توسعه محیط اعتبارسنجی استفاده خواهیم کرد. تا پایان دوره، پروژه نهایی ما شامل بیش از 5000 خط کد خواهد بود که نمونه‌ای قابل توجه از مهارت‌ها و دانش کسب‌ شده شما خواهد بود.

در پایان دوره قادر به انجام موارد زیر خواهید بود:

• ساخت ایجنت‌های UVM و درک نقش‌های آنها
• مدل‌سازی رجیسترهای طراحی با استفاده از کتابخانه UVM
• راه‌اندازی دستگاه تحت تست (DUT) در محیط اعتبارسنجی
• اعتبارسنجی خروجی‌های DUT برای اطمینان از صحت و قابلیت آن
• پیاده‌سازی پوشش عملکردی در SystemVerilog برای دستیابی به اعتبارسنجی کامل
• نوشتن و اجرای تست‌های تصادفی برای پوشش طیف گسترده‌ای از سناریوها
• استفاده از تکنیک‌های پیشرفته اشکال‌زدایی برای شناسایی و حل مشکلات
• بررسی و استفاده از ویژگی های پنهان کتابخانه UVM برای ارتقای پروژه‌ها

مهارت‌هایی که از این دوره به دست می‌آورید، شما را برای مصاحبه‌های شغلی مهندس اعتبارسنجی در سطوح مقدماتی یا مبتدی آماده کرده و همچنین از روز اول، بهره‌وری و اثربخشی شما را در نقش جدید تضمین می‌کند.

این دوره برای چه کسانی مناسب است؟

• دانشجویان و مهندسانی که می‌خواهند نحوه اعتبارسنجی در سطح ماژول با زبان SystemVerilog و کتابخانه UVM را بیاموزند.