اصول تأیید (Verification) و SystemVerilog

آنچه یاد خواهید گرفت:

• اهمیت تأیید (verification)
• گزینه‌ها، متدولوژی‌ها، رویکردها و طرح تأیید 
• مثال‌هایی برای تمرین با ابزار تأیید EDA Playground
• اصول Testbench
• نوشتن کد SystemVerilog خودتان
• انواع مختلف داده در SystemVerilog شامل انواع داده تعریف‌شده توسط کاربر (User Defined Data Types)
• دستورات رویه‌ای 
• مفاهیم اینترفیس

پیش‌نیازهای دوره

• فرض بر این است که برنامه‌نویسی Verilog و مبانی برنامه‌نویسی FPGA از قبل برای شما آشنا هستند.
• آشنایی با C و ++C مزیت محسوب می‌شود.
• دانش طراحی مدارهای دیجیتال.

توضیحات دوره

این دوره برای فراگیرانی ارائه شده است که می‌خواهند مفاهیم بنیادی تأیید (Verification) و مفاهیم پایه‌ای SystemVerilog را بیاموزند. فرض بر این است که فراگیر با زبان توصیف سخت‌افزار Verilog آشنایی دارد. در این دوره، فراگیران با چرایی و چیستی تأیید (verification) آشنا خواهند شد. یکی از ساختارهای زبان تأیید SystemVerilog معرفی خواهد شد.  Testbench لایه‌ای و اجزای مختلف آن مورد بحث قرار خواهند گرفت. فراگیران همچنین با انواع داده‌ها، دستورات کنترل رویه‌ای و اینترفیس‌ها در SystemVerilog آشنا خواهند شد. دوره با مثال‌های متنوعی تدریس می‌شود و فراگیر می‌تواند با شرکت در آزمون‌ها و انجام تکالیف در هر بخش، پیشرفت خود را ارزیابی کند.

این دوره برای چه کسانی مناسب است؟

• این دوره برای دانشجویان و مهندسانی است که می‌خواهند مبانی تأیید (verification) و ساختارهای پایه‌ای SystemVerilog را بیاموزند.
• مهندسان تأیید (Verification) که می‌خواهند مفاهیم SystemVerilog را مرور کنند.
• جویندگان کار در صنعت تأیید.