اصول تأیید (Verification) و SystemVerilog
✅ سرفصل و جزئیات آموزش
آنچه یاد خواهید گرفت:
- اهمیت تأیید (verification)
- گزینهها، متدولوژیها، رویکردها و طرح تأیید
- مثالهایی برای تمرین با ابزار تأیید EDA Playground
- اصول Testbench
- نوشتن کد SystemVerilog خودتان
- انواع مختلف داده در SystemVerilog شامل انواع داده تعریفشده توسط کاربر (User Defined Data Types)
- دستورات رویهای
- مفاهیم اینترفیس
پیشنیازهای دوره
- فرض بر این است که برنامهنویسی Verilog و مبانی برنامهنویسی FPGA از قبل برای شما آشنا هستند.
- آشنایی با C و ++C مزیت محسوب میشود.
- دانش طراحی مدارهای دیجیتال.
توضیحات دوره
این دوره برای فراگیرانی ارائه شده است که میخواهند مفاهیم بنیادی تأیید (Verification) و مفاهیم پایهای SystemVerilog را بیاموزند. فرض بر این است که فراگیر با زبان توصیف سختافزار Verilog آشنایی دارد. در این دوره، فراگیران با چرایی و چیستی تأیید (verification) آشنا خواهند شد. یکی از ساختارهای زبان تأیید SystemVerilog معرفی خواهد شد. Testbench لایهای و اجزای مختلف آن مورد بحث قرار خواهند گرفت. فراگیران همچنین با انواع دادهها، دستورات کنترل رویهای و اینترفیسها در SystemVerilog آشنا خواهند شد. دوره با مثالهای متنوعی تدریس میشود و فراگیر میتواند با شرکت در آزمونها و انجام تکالیف در هر بخش، پیشرفت خود را ارزیابی کند.
این دوره برای چه کسانی مناسب است؟
- این دوره برای دانشجویان و مهندسانی است که میخواهند مبانی تأیید (verification) و ساختارهای پایهای SystemVerilog را بیاموزند.
- مهندسان تأیید (Verification) که میخواهند مفاهیم SystemVerilog را مرور کنند.
- جویندگان کار در صنعت تأیید.
اصول تأیید (Verification) و SystemVerilog
-
معرفی دوره و روند طراحی معمول VLSI 12:42
-
چرا به تأیید نیاز داریم؟ 24:58
-
تأیید چیست؟ 10:05
-
چالشهای فناوری 16:50
-
گزینههای فناوری تأیید 29:26
-
متدولوژی و رویکردهای تأیید 07:27
-
طرح تأیید 18:14
-
آزمون سریع مفاهیم آموختهشده در این جلسه None
-
طراحی و Testbench 12:25
-
عملکرد پایهای Testbench 19:25
-
تست هدایتشده و تست تصادفی چیست؟ 18:06
-
Testbench لایهای 39:34
-
زبانهای تأیید 12:05
-
چرا SystemVerilog؟ 27:16
-
پشتیبانی ابزارها از SystemVerilog 10:31
-
اولین برنامه SystemVerilog 17:56
-
عملگرها و توابع داخلی 19:17
-
آزمون سریع مفاهیم آموختهشده در این جلسه None
-
نوع داده Logic 43:07
-
آرایه با اندازه ثابت 56:27
-
آرایههای Packed و Unpacked 31:42
-
آرایههای پویا 25:46
-
صفها 59:41
-
آرایههای انجمنی 31:47
-
متدهای آرایه 49:05
-
انتخاب نوع ذخیرهسازی 16:36
-
آزمون سریع مفاهیم آموختهشده در این جلسه None
-
انواع داده تعریفشده توسط کاربر 44:02
-
بستهها 19:21
-
تبدیل نوع 24:33
-
Enumerations 55:35
-
رشتهها 30:22
-
نوع داده زمان 26:58
-
آزمون سریع مفاهیم آموختهشده در این جلسه None
-
انتسابهای مداوم و رویهای 16:58
-
انتسابهای مسدودکننده و غیرمسدودکننده 36:49
-
دستورات کنترل جریان و حلقهها 01:42:49
-
توابع در SystemVerilog 39:03
-
تسک ها در SystemVerilog 48:21
-
ذخیرهسازی داده محلی و مقداردهی اولیه متغیرها در SystemVerilog 21:52
-
آزمون سریع مفاهیم آموختهشده در این جلسه None
-
نیاز به ایجاد اینترفیس 35:06
-
چگونه اینترفیس ایجاد کنیم؟ 56:27
-
توابع در اینترفیس 15:24
-
بلوک کلاکینگ 52:53
-
بلوک برنامه 26:07
-
اینترفیسهای پیشرفته با استفاده از ارجاع متقابل ماژول 36:26
-
آزمون سریع مفاهیم آموختهشده در این جلسه None
مشخصات آموزش
اصول تأیید (Verification) و SystemVerilog
- تاریخ به روز رسانی: 1404/06/14
- سطح دوره:مقدماتی
- تعداد درس:48
- مدت زمان :21:42:28
- حجم :8.14GB
- زبان:دوبله زبان فارسی
- دوره آموزشی:AI Academy