سری‌های اعتبارسنجی - بخش 3 - ملزومات UVM

آنچه یاد خواهید گرفت:

• اصول متدولوژی اعتبارسنجی جهانی
• ماکروهای گزارش‌دهی و اکشن‌های مرتبط
• آبجکت UVM و کامپوننت UVM
• فازهای UVM
• ارتباطات TLM
• دنباله‌ها
• ویژگی‌های اشکال‌زدایی UVM
• ساخت محیط اعتبارسنجی UVM از ابتدا

پیش‌نیازهای دوره

• اصول محیط SystemVerilog Testbench

توضیحات دوره

نوشتن تست بنچ‌های Verilog همواره پس از تکمیل طراحی RTL جذاب است. شما می‌توانید به مشتریان اطمینان دهید که طراحی در سناریوهای تست‌شده بدون باگ است. با افزایش روزافزون پیچیدگی سیستم، SystemVerilog به انتخابی برای اعتبارسنجی تبدیل شده است. دلیل آن توانمندی‌ها و قابلیت استفاده مجدد آن است که به مهندسان اعتبارسنجی کمک می‌کند تا سریع‌تر باگ‌های پنهان را شناسایی کنند.

سیستم Verilog رویکرد ساختار یافته‌ای ندارد، در حالی که UVM تلاش زیادی برای ایجاد یک چارچوب کلی انجام می‌دهد. افزودن پایگاه داده پیکربندی، نحوه کار ما با زبان اعتبارسنجی را تغییر داده است. در چند سال اخیر، مهندسان اعتبارسنجی قابلیت‌های UVM را شناختند و آن را به عنوان استاندارد غیررسمی برای اعتبارسنجی طراحی RTL پذیرفته‌اند. UVM در حوزه اعتبارسنجی جای پای محکمی خواهد داشت و یادگیری آن به علاقه‌مندان VLSI کمک می‌کند تا در این حوزه حرفه‌ای شوند.

این دوره اصول متدولوژی اعتبارسنجی جهانی را بررسی می‌کند. این دوره لابراتوار محور طراحی شده تا هر کسی بدون تجربه قبلی در OOPS یا SystemVerilog بتواند به سرعت شروع به نوشتن کامپوننت‌های UVM مثل تراکنش، ژنراتور، Sequencer، درایور، مانیتور، Scoreboard، ایجنت، محیط و تست کند. در سراسر دوره از تمرین‌های کدنویسی متعدد، پروژه‌ها و مثال‌های ساده برای ساخت پایه‌ای قوی در UVM استفاده می‌شود.

این دوره برای چه کسانی مناسب است؟

• کسی که به نقش مهندس اعتبارسنجی علاقه دارد.