تأیید IP با استفاده از testbench و تست کیس های SV UVM
✅ سرفصل و جزئیات آموزش
آنچه یاد خواهید گرفت:
- یادگیری متدولوژی تأیید جهانی (UVM)
- چگونه میتوان از UVM برای ساخت test bench (محیط تست) برای هر IP دیجیتال استفاده کرد؟
- توسعه تست کیس با استفاده از SV UVM برای یک IP دیجیتال
- چگونه تست کیس مبتنی بر SV UVM را شبیهسازی کنید؟
پیشنیازهای دوره
- اصول تأیید، مبانی دیجیتال، Verilog و SystemVerilog
توضیحات دوره
این دوره مباحث، مبانی متدولوژی UVM، مؤلفهها، آبجکت ها، UVM Factory، پیکربندی، فازها و گزارشها را پوشش میدهد. رویکرد گام به گام برای ساخت testbench با استفاده از driver ،sequencer ،agent environment ،test و top test bench است. ساخت sequenceها برای تأیید ویژگیهای یک IP نمونه می باشد. خروجی این دوره این است که فرد میتواند testbench و testcaseهای UVM را از ابتدا توسعه دهد. این دوره همچنین ایجاد یک test bench نمونه را پوشش میدهد و نحوه نوشتن testcaseها را توضیح میدهد. نحوه شبیهسازی نیز با یک شبیهساز نشان داده میشود.
این دوره برای دانشجویانی که در مقاطع BE/BTech/MTech در رشته الکترونیک و مخابرات تحصیل میکنند و میخواهند UVM را یاد بگیرند و کارآموزی انجام دهند، مفید است. همچنین کسانی که مهندسی را به پایان رساندهاند، میتوانند این دوره را انتخاب کرده و UVM را بیاموزند و با ابزارهای رایگان موجود در edaplayground شبیهسازی کنند.
این یک دوره کامل با نمایش پروژه است و شامل تکالیفی برای آسان کردن یادگیری UVM میباشد. سرفصلها به شرح زیر است:
جلسه 01 - بررسی UVM
جلسه 02 - مؤلفهها و آبجکت های UVM
جلسه 03 - TLM
جلسه 04 - UVM Factory
جلسه 05 - پیکربندی UVM
جلسه 06 - فازهای UVM
جلسه 07-1 - گزارش UVM
جلسه 07-2 -مثال گزارش UVM
جلسه 08 - UVM Sequencer ،Driver
جلسه 09 - UVM Agent ،Monitor
جلسه 10 - UVM Test ،Scoreboard
جلسه 11 - توپولوژی UVM
جلسه 12-1 - Sequenceهای تست - بخش 1
جلسه 12-2 - Sequenceهای تست - بخش 2
پس از گذراندن این دوره، میتوانید در شرکتهای نیمههادی به عنوان مهندس تأیید طراحی درخواست کار دهید.
این دوره برای چه کسانی مناسب است؟
- دانشجویان BE/BTech/ME/M Tech در الکترونیک و مخابرات
- کسانی که میخواهند متدولوژی تأیید پیشرفته برای تأیید IP در توسعه ASIC را بیاموزند.
- کسانی که میخواهند در VLSI- Design Verification کارآموزی کنند.
- برای درخواست شغل در زمینه ASIC Design Verification در شرکتهای نیمههادی
تأیید IP با استفاده از testbench و تست کیس های SV UVM
-
مروری بر UVM 32:01
-
مؤلفهها و آبجکت های UVM 51:41
-
UVM TLM 01:22:01
-
UVM Factory 45:11
-
پیکربندی UVM 53:04
-
فازهای UVM 52:43
-
گزارشهای UVM 37:27
-
نمونه گزارش UVM 06:35
-
Sequencer و Driver در UVM 50:47
-
Monitor و Agent در UVM 43:19
-
Scoreboard، Test، Virtual Sequencer و Testbench top در UVM 56:45
-
توپولوژی و چاپ در UVM 36:01
-
Sequenceهای UVM - بخش 01 01:00:41
-
Sequenceهای UVM - بخش 02 01:01:21
مشخصات آموزش
تأیید IP با استفاده از testbench و تست کیس های SV UVM
- تاریخ به روز رسانی: 1404/10/04
- سطح دوره:متوسط
- تعداد درس:14
- مدت زمان :11:11:40
- حجم :6.57GB
- زبان:دوبله زبان فارسی
- دوره آموزشی:AI Academy