آموزش VSD - بررسی SoC مبتنی بر RISC-V با سیگنال ترکیبی روی FPGA

آنچه یاد خواهید گرفت:

• مقایسه جریان FPGA و جریان ASIC
• طراحی و شبیه‌سازی‌های SoC RTL مبتنی بر سیگنال ترکیبی مبتنی بر RISC-V
• سنتز FPGA، تولید بیت استریم و شبیه‌سازی

توضیحات دوره

این وبینار به شما کمک می‌کند با جریان FPGA برای سیگنال ترکیبی اولیه آشنا شوید. این جریان را می‌توان برای هر SoC پیچیده‌ای توسعه داد.

VSD و RedwoodEDA یک ورک‌شاپ پنج روزه MYTH مبتنی بر RISC-V (ریزپردازنده‌ها برای شما در سی ساعت) را با استفاده از زبان سطح تراکنش Verilog روی پلتفرم Makerchip برگزار می‌کنند. افرادی که این ورک‌شاپ را گذرانده‌اند می‌توانند از این وبینار به عنوان ادامه روز پنجم استفاده کنند؛ جایی که CPU با پایپ‌لاین RISC-V کدنویسی شده به TL-Verilog تبدیل به زبان Verilog شده و بخشی از یک SoC دارای سیگنال ترکیبی است.

اگر شما از زمینه طراحی ASIC یا طراحی فیزیکی هستید، این وبینار مکمل کارهای قبلی‌تان خواهد بود و تفاوت‌ها و شباهت‌های جریان‌های ASIC و FPGA را به خوبی خواهید شناخت. همچنین متوجه می‌شوید تحت چه شرایطی یکی بر دیگری ترجیح داده می‌شود و چرا چنین است.

این وبینار واحد، دانشجویان VLSI، طراحان آنالوگ، طراحان FPGA و طراحان ASIC را به هم متصل می‌کند. همچنین تلاشی است برای گردآوری همه در یک پلتفرم و نقطه شروعی برای اعتبارسنجی طراحی فراهم می‌کند.

منتظر سری وبینارهای بعدی FPGA و کارگاه فشرده پنج روزه عملی FPGA باشید که حول چارچوب OpenFPGA و نرم‌افزار بصری Makerchip شکل می‌گیرد. این پلتفرم به کل کامیونیتی اجازه می‌دهد اصول FPGA را همراه با لابراتوارها بدون نیاز به داشتن بورد‌ FPGA فیزیکی یاد بگیرند.

این دوره برای چه کسانی مناسب است؟

• مبتدی در طراحی FPGA
• مبتدی در طراحی VLSI
• مهندسان مجرب طراحی فیزیکی و STA