تأیید IP با استفاده از System Verilog (SV)

آنچه یاد خواهید گرفت:

• مفاهیم تأیید IP
• یادگیری زبان System Verilog برای تأیید
• توسعه تست بنچ و تست‌کیس های مبتنی بر System Verilog برای تأیید یک IP مشخص
• مطالعه موردی - چگونه یک IP را با استفاده از SV تأیید کنیم؟

پیش نیازهای دوره

• مفاهیم پایه دیجیتال
• زبان Verilog
• مبانی تأیید
• دستورات لینوکس

توضیحات دوره

محتوای دوره System Verilog برای مخاطبان مبتدی تا متخصصان طراحی شده است؛ به گونه ای که ماژول‌ها قابل یادگیری و تمرین در چند هفته هستند. سیلابس دقیق دوره به شرح زیر است که به دو بخش تقسیم شده است:

بخش 1:

جلسه 1: جریان ASIC-تأیید طراحی و بروزرسانی Verilog

لابراتوار 1: توسعه تست بنچ Verilog

جلسه 2: مقدمه‌ای بر System Verilog، انواع داده

لابراتوار 2: برنامه‌ها با انواع داده مختلف

جلسه 3: عملگرها - جملات کنترلی و حلقه‌ها

لابراتوار 3: تمرین ساختارهای SV

جلسه 4: آرایه‌ها، صف‌ها

لابراتوار 4: تمرین ساختارهای آرایه و صف

جلسه 05 • OOPs - کلاس‌ها و اشیا

بخش 2:

جلسه 6: تصادفی‌سازی و محدودیت‌ها

لابراتوار 6: تصادفی‌سازی

جلسه 07: ارتباط بین فرآیندها

لابراتوار 7: استفاده از باکس ایمیل، سمافورها و صف‌ها

جلسه 8: رابط‌ها

لابراتوار 8: استفاده از رابط‌ها، mod port، بلاک زمان‌بندی

جلسه 9: توسعه تست بنچ

لابراتوار 9: استفاده از ساختارهای SV برای درایور یا BFM

جلسه 10: پوشش کد و عملکرد

لابراتوار 10: شبیه‌سازی یک مثال برای پوشش کد

در این دوره، کدهای مثال مختلفی توضیح داده شده است. تعدادی از برنامه‌ها در شبیه‌سازهای استاندارد صنعتی شبیه‌سازی شده‌اند.

یک مثال پروتکل نیز در نظر گرفته شده و کد تست بنچ آن توسعه یافته و تست‌ کیس های مربوط به پروژه نوشته شده است.

تکلیف ارائه شده به تمرین نوشتن کد و استفاده بیشتر برای توسعه تست بنچ و تست‌ کیس ها کمک می‌کند.

این دوره برای چه کسانی مناسب است؟

• کارآموزی برای دانشجویان BE/MTech (ECE و EEE)
• مهندسینی که برای System Verilog مبتدی هستند.