الزامات Xilinx Vivado برای طراح منطق
✅ سرفصل و جزئیات آموزش
آنچه یاد خواهید گرفت:
شروع طراحی FPGAها با ابزارهای طراحی Xilinx Vivado
پیشنیازهای دوره
- دانش کاربردی از VHDL یا Verilog
توضیحات دوره
Xilinx Vivado ممکن است برای یک طراح منطق که اولین طراحی خود را برای یک دستگاه معاصر Xilinx انجام میدهد، گیجکننده باشد. این دوره انواع جریانهای طراحی، از جمله جریان HDL only، جریان بلوکی و ترکیبی از بلوک و HDL را شرح میدهد. هر جریان شامل گزینههای شبیهسازی و افزودن تحلیلگر منطقی یکپارچه در طراحی است. این دوره Vitis SDK را معرفی میکند تا به طراح منطق اجازه دهد برنامههای تست ساده ایجاد کند و AXI4-Lite باس که رایجترین رابط بین پردازنده و منطق است را توصیف میکند.
این دوره برای چه کسانی مناسب است؟
طراحان منطق که در حال شروع کار با Xilinx FPGA هستند.
الزامات Xilinx Vivado برای طراح منطق
-
مقدمه 03:01
-
طراحی Vivado HDL 37:07
-
نمودار بلوکی Vivado 17:41
-
طراحی هیبریدی Vivado 26:11
-
استفاده از یک تحلیلگر منطق یکپارچه در Xilinx Vivado 08:27
-
Vivado SDK 14:56
-
AXI4-Lite و GPIO برای رابط پردازنده 43:16
-
استفاده از وقفهها برای پردازنده در Vivado و SDK 05:10
مشخصات آموزش
الزامات Xilinx Vivado برای طراح منطق
- تاریخ به روز رسانی: 1404/06/21
- سطح دوره:متوسط
- تعداد درس:8
- مدت زمان :02:35:49
- حجم :1.11GB
- زبان:دوبله زبان فارسی
- دوره آموزشی:AI Academy